כיצד TSMC ו-ASML מתכננים לגשת לצומת התהליך של 2nm
TSMC ו-ASML הופכים לשבבי 3nm ו-2nm
TSMC עובד על צמתי תהליך של 3nm ו-2nm
אבל לחברות כמו TSMC וסמסונג אפילו לא יהיה זמן לשבח את רכיבי ה-5nm שלהן. הסיבה לכך היא ששתי בתי היציקה כבר עובדים על צומת התהליך של 3nm. בשנת 1965, מייסד שותף של אינטל, גורדון מור, הבחין כי צפיפות הטרנזיסטורים בשבב הוכפלה מדי שנה. לאחר מכן הוא תיקן זאת על ידי הכפלת צפיפות הטרנזיסטורים כל שנתיים. אז זה משאיר מעט זמן לחגוג.
אחד הכלים שפותחו כדי לשמור על חוק מור בחיים הוא ליטוגרפיה אולטרה סגולה קיצונית (EUV). ליטוגרפיה משמשת להדפסת מעגלים על פרוסות דקות של סיליקון. כשחושבים על גודלה של ערכת שבבים ומיליארדי הטרנזיסטורים שיש למקם בפנים, אפשר להבין שחייבים לעשות סימנים עדינים במיוחד בתוך שבב. EUV משתמש בקרני אולטרה סגול כדי לאפשר זאת. הצומת N5 ש-TSMC עובד איתו יכול להשתמש ב-5nm עבור עד 14 שכבות. צומת התהליך של 3nm יכול לספק עד 15% הגדלת הספק באותו מספר טרנזיסטורים כמו 5nm, ועד 30% הפחתה בצריכת החשמל (באותן מהירויות שעון ומורכבות).
חברת הליטוגרפיה ההולנדית ASML טוענת כי ב-3nm ניתן להשתמש בליטוגרפיה על פני 20 שכבות. פיטר וונינק, מנכ"ל ASML, אומר: "אני חושב שב-N5 בלוגיקה אנחנו מעל 10 שכבות וב-N3 נהיה מעל 20 ואנחנו למעשה רואים את הזחילה הזו. זו רק העובדה שזה נותן כל כך הרבה יותר תועלת למעבר למידול יחיד והסרה של אסטרטגיות DUV מרובות דפוסים (Deep Ultraviolet), מה שנכון גם ל-DRAM. כאשר חשיפה ליטוגרפית בודדת אינה מייצרת רושם של רזולוציה חדה, נעשה שימוש בחשיפות כפולות. יצרני שבבי זיכרון (RAM ו-NAND) מסתמכים על תהליך זה.
TSMC מתכננת להשתמש בטרנזיסטורי FinFET עבור מצב ה-3nm שלה לפני המעבר ל-GAAFET (שער מסביב) עבור שבבי 2nm. בניגוד ל-FinFET, שאינו מקיף ערוץ מכל הצדדים, GAA מקיף ערוץ באמצעות שער. השיטה האחרונה הופכת את דליפת הזרם לכמעט זניחה.