台积电和ASML计划如何接入2nm工艺节点
台积电和ASML转向3nm和2nm芯片
台积电在 3nm 和 2nm 工艺节点上工作
但是像台积电和三星这样的公司甚至没有时间称赞他们的 5nm 组件。 这是因为两家代工厂都已经在 3nm 工艺节点上工作。 1965 年，英特尔联合创始人戈登·摩尔观察到，芯片上晶体管的密度每年翻一番。 然后他通过每两年将晶体管的密度增加一倍来修改这一点。 所以几乎没有时间来庆祝。
为保持摩尔定律而开发的工具之一是极紫外光刻 (EUV)。 光刻技术用于在薄硅片上印刷电路。 当您考虑芯片组的大小以及必须放置在内部的数十亿个晶体管时，您可以理解必须在芯片内部进行极其精细的标记。 EUV 使用紫外线光束使这成为可能。 台积电合作的 N5 节点可以使用 5nm，最多 14 层。 在与 3nm 相同的晶体管数量下，15nm 工艺节点可以提供高达 5% 的功率增加，以及高达 30% 的功耗降低（在相同的时钟速度和复杂度下）。
荷兰光刻公司 ASML 声称在 3nm 光刻可以使用 20 层以上。 ASML 首席执行官 Peter Wennink 说：“我认为在 N5 逻辑上我们超过 10 层，而在 N3 中我们将超过 20 层，我们实际上看到了爬行。事实上，这为切换带来了更多好处到单一建模和去除那些多图案的 DUV（深紫外）策略，这对于 DRAM 也是如此。当单次光刻曝光不能产生清晰的分辨率印象时，使用双图案曝光。内存芯片（RAM）制造商和 NAND）依赖于这个过程。
台积电计划在其 3nm 模式中使用 FinFET 晶体管，然后为 2nm 芯片切换到 GAAFET（全栅极）。 与 FinFET 不同的是，FinFET 不是在所有侧面都围绕一个通道，GAA 使用一个 Gate 来围绕一个通道。 后一种方法使漏电流几乎可以忽略不计。
