Cách TSMC và ASML lập kế hoạch truy cập vào nút quy trình 2nm

mệnhFlorian xuất bản trên
Với bản phát hành ngày mai của Apple iPhone 12, iPhone 12 Pro và iPad Air (2020), người tiêu dùng trên toàn thế giới sẽ lần đầu tiên có thể trải nghiệm chipset 5nm. Được chế tạo bởi TSMC, xưởng đúc độc lập số một thế giới, chiếc giày A14 Bionic của Apple đóng gói 11,8 tỷ bóng bán dẫn ngoài sức tưởng tượng vào một mạch tích hợp. Con số này so với 8,5 tỷ bóng bán dẫn được sử dụng bởi A13 Bionic.

TSMC và ASML chuyển sang chip 3nm và 2nm

Kirin 9000 5nm của Huawei cung cấp năng lượng cho dòng Mate 40, nhưng không giống như Apple, số lượng chip Kirin 5nm bị hạn chế do sự thay đổi quy tắc của Bộ Thương mại Hoa Kỳ ngăn cản các xưởng đúc sử dụng công nghệ do Hoa Kỳ sản xuất Huawei. Công ty đã đặt hàng 15 triệu chip 5nm, nhưng chỉ nhận được 8,8 triệu cho đến khi thay đổi quy tắc có hiệu lực vào giữa tháng 5. Huawei không chỉ sử dụng chip 5nm để cung cấp năng lượng cho điện thoại hàng đầu mới của mình mà còn sử dụng nó để cung cấp năng lượng cho các trạm gốc mạng 2G và phần tiếp theo của điện thoại có thể gập lại (Mate X5). Năm tới, Samsung sẽ phát hành hai chip Exynos 875nm trong khi Qualcomm sẽ tham gia câu lạc bộ với Snapdragon XNUMX.

Nhưng các công ty như TSMC và Samsung thậm chí sẽ không có thời gian để ca ngợi các thành phần 5nm của họ. Điều này là do cả hai xưởng đúc đều đang hoạt động trên quy trình 3nm. Năm 1965, người đồng sáng lập Intel, Gordon Moore, đã quan sát thấy mật độ bóng bán dẫn trên chip tăng gấp đôi mỗi năm. Sau đó, ông đã sửa đổi điều này bằng cách tăng gấp đôi mật độ của các bóng bán dẫn sau mỗi hai năm. Vì vậy, có rất ít thời gian để ăn mừng.

Một trong những công cụ được phát triển để giữ cho Định luật Moore tồn tại là Kỹ thuật in thạch bản cực tím (EUV). Kỹ thuật in thạch bản được sử dụng để in mạch trên các tấm silicon mỏng. Khi nghĩ về kích thước của một chipset và hàng tỷ bóng bán dẫn phải được đặt bên trong, bạn có thể hiểu rằng bên trong một con chip phải có những vết cực kỳ tốt. EUV sử dụng chùm tia cực tím để thực hiện điều này. Nút N5 mà TSMC đang làm việc có thể sử dụng 5nm cho tối đa 14 lớp. Nút quy trình 3nm có thể cung cấp mức tăng điện năng lên tới 15% ở cùng số lượng bóng bán dẫn với quy trình 5nm và giảm tới 30% mức tiêu thụ điện năng (ở cùng tốc độ đồng hồ và độ phức tạp).

Công ty in thạch bản Hà Lan ASML tuyên bố rằng ở bước sóng 3nm, kỹ thuật in thạch bản có thể được sử dụng trong hơn 20 lớp. Peter Wennink, Giám đốc điều hành của ASML, cho biết: "Tôi nghĩ về logic N5, chúng tôi có trên 10 lớp và ở N3, chúng tôi sẽ trên 20 và chúng tôi thực sự thấy rằng việc thu thập dữ liệu. Thực tế là điều này mang lại nhiều lợi ích hơn cho việc chuyển đổi để tạo mô hình đơn lẻ và loại bỏ các chiến lược DUV (Tia cực tím sâu) nhiều mẫu đó, điều này cũng đúng với DRAM. Khi một lần phơi sáng in thạch bản không tạo ra ấn tượng về độ phân giải sắc nét, phơi sáng mẫu kép sẽ được sử dụng. và NAND) dựa vào quá trình này.

TSMC có kế hoạch sử dụng bóng bán dẫn FinFET cho chế độ 3nm trước khi chuyển sang GAAFET (cổng xung quanh) cho chip 2nm. Không giống như FinFET, không bao quanh một kênh ở tất cả các phía, GAA bao quanh một kênh bằng cách sử dụng Cổng. Phương pháp thứ hai làm cho dòng điện rò rỉ hầu như không đáng kể.

Peter Wennink, Giám đốc điều hành của ASML, cho biết công ty phải tuân theo các quy tắc của Bộ Thương mại Hoa Kỳ khi vận chuyển các hệ thống in thạch bản đến các xưởng đúc của Trung Quốc như SMIC. Giám đốc điều hành cho biết, “ASML yêu cầu giấy phép xuất khẩu của Hoa Kỳ đối với các hệ thống hoặc bộ phận được vận chuyển trực tiếp từ Hoa Kỳ đến các khách hàng bị ảnh hưởng bởi các quy tắc. trên toàn thế giới với khả năng tốt nhất của chúng tôi, đồng thời tuân thủ các luật và quy định do các khu vực pháp lý mà chúng tôi hoạt động đặt ra. SMIC là xưởng đúc lớn nhất ở Trung Quốc và hiện đang làm việc trên quy trình sản xuất đỉnh cao 7nm tại SMIC 14nm cần những máy in thạch bản tiên tiến hơn nhưng hiện đang bị đình trệ bởi sự thay đổi quy tắc của Bộ Thương mại Hoa Kỳ.

Cũng đọc