TSMCとASMLが2nmプロセスノードへのアクセスを計画する方法

TSMCとASMLは3nmと2nmのチップに変わります

しかし、TSMCやSamsungのような企業は、5nmコンポーネントを称賛する時間すらありません。 これは、両方のファウンドリがすでに3nmプロセスノードで作業しているためです。 1965年、Intelの共同創設者であるGordon Mooreは、チップ上のトランジスタの密度が毎年XNUMX倍になることを観察しました。 その後、XNUMX年ごとにトランジスタの密度をXNUMX倍にすることでこれを修正しました。 ですから、祝う時間はほとんどありません。

ムーアの法則を維持するために開発されたツールの5つは、極端紫外線リソグラフィー（EUV）です。 リソグラフィーは、シリコンの薄いウェーハに回路を印刷するために使用されます。 チップセットのサイズと内部に配置する必要のある数十億個のトランジスタを考えると、チップの内部に非常に細かいマークを付ける必要があることが理解できます。 EUVはこれを可能にするために紫外線ビームを使用します。 TSMCが動作するN5ノードは、最大14層に3nmを使用できます。 15nmプロセスノードは、5nmと同じ数のトランジスタで最大30％の電力増加を実現し、（同じクロック速度と複雑さで）消費電力を最大XNUMX％削減できます。

オランダのリソグラフィー会社ASMLは、3nmでリソグラフィーを20層以上使用できると主張しています。 ASMLのCEOであるPeterWennink氏は、次のように述べています。単一のモデリングとそれらのマルチパターンDUV（ディープ紫外線）戦略の削除（これはDRAMにも当てはまります）単一のリソグラフィー露光で鮮明な解像度の印象が得られない場合は、デュアルパターン露光が使用されます。メモリチップ（RAM）のメーカーおよびNAND）はこのプロセスに依存しています。

TSMCは、3nmチップ用のGAAFET（ゲートオールアラウンド）に切り替える前に、2nmモード用にFinFETトランジスタを使用することを計画しています。 すべての側でチャネルを囲むわけではないFinFETとは異なり、GAAはゲートを使用してチャネルを囲みます。 後者の方法では、漏れ電流はほとんど無視できます。