In che modo TSMC e ASML prevedono di accedere al nodo di processo a 2 nm
TSMC e ASML guardano ai chip da 3 e 2 nm
TSMC lavora su nodi di processo da 3 e 2 nm
Ma aziende come TSMC e Samsung non avranno nemmeno il tempo di congratularsi con se stesse per i loro componenti a 5 nm. Entrambe le fonderie, infatti, stanno già lavorando sul nodo del processo a 3 nm. Nel 1965, il cofondatore di Intel Gordon Moore osservò che la densità dei transistor su un chip raddoppiava ogni anno. Ha poi rivisto questo valore raddoppiando la densità dei transistor ogni due anni. Quindi rimane poco tempo per festeggiare.
Uno degli strumenti sviluppati per mantenere viva la Legge di Moore è la litografia ultravioletta estrema (EUV). La litografia viene utilizzata per stampare circuiti su sottili wafer di silicio. Se si pensa alle dimensioni di un chipset e ai miliardi di transistor che devono essere inseriti al suo interno, è possibile comprendere che all'interno di un chip devono essere tracciati segni estremamente fini. EUV utilizza raggi ultravioletti per renderlo possibile. Il nodo N5 con cui sta lavorando TSMC può utilizzare 5 nm per un massimo di 14 strati. Il nodo con processo a 3 nm potrebbe fornire un aumento di potenza fino al 15% con lo stesso numero di transistor di 5 nm e una riduzione fino al 30% del consumo energetico (a parità di velocità di clock e complessità).
La società di litografia olandese ASML afferma che a 3 nm la litografia può essere utilizzata su più di 20 strati. Peter Weennink, CEO di ASML, afferma: "Penso che su N5 in logica siamo più di 10 strati e su N3 saremo più di 20 e in realtà vediamo che strisciano. È solo il fatto che questo dà molti più vantaggi al passaggio a patterning singolo e rimuovendo queste strategie DUV (Deep Ultraviolet) multi-pattern, che vale anche per la DRAM. Quando una singola esposizione litografica non produce una stampa con una risoluzione nitida, vengono utilizzate esposizioni a pattern doppio. I produttori di chip di memoria (RAM e NAND) si affidano su questo processo.
TSMC prevede di utilizzare i transistor FinFET per la modalità a 3 nm prima di passare a GAAFET (gate all around) per i chip a 2 nm. A differenza del FinFET, che non circonda un canale su tutti i lati, GAA circonda un canale utilizzando un Gate. Quest'ultimo metodo rende la dispersione di corrente quasi trascurabile.
