Cómo TSMC y ASML planean acceder al nodo de proceso de 2 nm
TSMC y ASML pasan a chips de 3 nm y 2 nm
TSMC funciona en nodos de proceso de 3 nm y 2 nm
Pero empresas como TSMC y Samsung ni siquiera tendrán tiempo de elogiar sus componentes de 5 nm. Esto se debe a que ambas fundiciones ya están trabajando en el nodo de proceso de 3 nm. En 1965, el cofundador de Intel, Gordon Moore, observó que la densidad de transistores en un chip se duplicaba cada año. Luego revisó esto duplicando la densidad de los transistores cada dos años. Eso deja poco tiempo para celebrar.
Una de las herramientas desarrolladas para mantener viva la Ley de Moore es la Litografía Ultravioleta Extrema (EUV). La litografía se utiliza para imprimir circuitos en obleas delgadas de silicio. Cuando piensa en el tamaño de un chipset y los miles de millones de transistores que deben colocarse en su interior, puede comprender que se deben hacer marcas extremadamente finas dentro de un chip. EUV utiliza rayos ultravioleta para hacer esto posible. El nodo N5 con el que está trabajando TSMC puede usar 5 nm para hasta 14 capas. El nodo de proceso de 3 nm podría proporcionar hasta un 15% de aumento de potencia con la misma cantidad de transistores que 5 nm, y hasta un 30% de reducción en el consumo de energía (a las mismas velocidades de reloj y complejidad).
La empresa holandesa de litografía ASML afirma que, a 3 nm, la litografía se puede utilizar en más de 20 capas. Peter Wennink, CEO de ASML, dice: "Creo que en el N5 en lógica tenemos más de 10 capas y en N3 tendremos más de 20 y de hecho vemos ese rastreo. Es solo el hecho de que esto da mucho más beneficio al cambio para el modelado único y la eliminación de esas estrategias DUV (Ultravioleta profundo) de múltiples patrones, lo que también es cierto para DRAM. Cuando una sola exposición litográfica no produce una impresión de resolución nítida, se utilizan exposiciones de patrón dual. y NAND) se basan en este proceso.
TSMC planea usar transistores FinFET para su modo de 3 nm antes de cambiar a GAAFET (puerta alrededor) para chips de 2 nm. A diferencia de FinFET, que no rodea un canal en todos los lados, GAA rodea un canal mediante una puerta. El último método hace que la fuga de corriente sea casi insignificante.