Wie TSMC und ASML planen, auf den 2nm-Prozessknoten zuzugreifen
TSMC und ASML werden zu 3-nm- und 2-nm-Chips
TSMC funktioniert auf 3nm- und 2nm-Prozessknoten
Aber Firmen wie TSMC und Samsung werden nicht einmal Zeit haben, ihre 5-nm-Komponenten zu loben. Dies liegt daran, dass beide Foundries bereits am 3nm-Prozessknoten arbeiten. 1965 beobachtete Intel-Mitbegründer Gordon Moore, dass sich die Dichte der Transistoren auf einem Chip jedes Jahr verdoppelte. Er überarbeitete dies dann, indem er alle zwei Jahre die Dichte der Transistoren verdoppelte. So bleibt wenig Zeit zum Feiern.
Eines der Werkzeuge, die entwickelt wurden, um das Mooresche Gesetz am Leben zu erhalten, ist die Extreme Ultraviolet Lithography (EUV). Lithographie wird verwendet, um Schaltungen auf dünnen Siliziumwafern zu drucken. Wenn man an die Größe eines Chipsatzes und die Milliarden von Transistoren denkt, die darin platziert werden müssen, versteht man, dass im Inneren eines Chips äußerst feine Markierungen angebracht werden müssen. EUV verwendet ultraviolette Strahlen, um dies zu ermöglichen. Der N5-Knoten, mit dem TSMC arbeitet, kann 5 nm für bis zu 14 Schichten verwenden. Der 3-nm-Prozessknoten könnte bei der gleichen Anzahl von Transistoren wie 15nm eine Leistungssteigerung von bis zu 5 % und eine Reduzierung des Stromverbrauchs um bis zu 30 % (bei gleichen Taktgeschwindigkeiten und Komplexität) bieten.
Das niederländische Lithografieunternehmen ASML behauptet, dass bei 3 nm Lithografie in mehr als 20 Schichten verwendet werden kann. Peter Wennink, CEO von ASML, sagt: "Ich denke, beim N5 haben wir in der Logik mehr als 10 Schichten und bei N3 werden wir über 20 sein, und wir sehen das tatsächlich kriechen. Es ist nur die Tatsache, dass dies dem Wechsel so viel mehr Vorteile bringt." bis hin zum Single Modeling und Entfernen dieser Multi-Pattern DUV (Deep Ultraviolet)-Strategien, was auch für DRAM gilt.Wenn eine einzelne lithographische Belichtung keinen Eindruck von scharfer Auflösung erzeugt, werden Dual-Pattern-Belichtungen verwendet.Die Hersteller von Speicherchips (RAM und NAND) beruhen auf diesem Prozess.
TSMC plant, FinFET-Transistoren für seinen 3-nm-Modus zu verwenden, bevor für 2-nm-Chips auf GAAFET (Gate rundum) umgestellt wird. Im Gegensatz zu FinFET, das einen Kanal nicht allseitig umgibt, umgibt GAA einen Kanal mit einem Gate. Das letztere Verfahren macht den Leckstrom fast vernachlässigbar.