Jak TSMC a ASML plánují přístup k 2nm procesnímu uzlu
TSMC a ASML přecházejí na 3nm a 2nm čipy
TSMC funguje na 3nm a 2nm procesních uzlech
Společnosti jako TSMC a Samsung ale ani nestihnou pochválit své 5nm komponenty. Důvodem je, že obě slévárny již pracují na procesním uzlu 3nm. V roce 1965 spoluzakladatel společnosti Intel Gordon Moore zjistil, že hustota tranzistorů na čipu se každoročně zdvojnásobuje. Poté to revidoval zdvojnásobením hustoty tranzistorů každé dva roky. Na oslavu tak zbývá málo času.
Jedním z nástrojů vyvinutých k udržení Moorova zákona naživu je extrémní ultrafialová litografie (EUV). Litografie se používá k tisku obvodů na tenké plátky křemíku. Když se zamyslíte nad velikostí čipové sady a miliardami tranzistorů, které musí být umístěny uvnitř, pochopíte, že uvnitř čipu musí být vytvořeny extrémně jemné značky. EUV k tomu využívá ultrafialové paprsky. Uzel N5, se kterým TSMC pracuje, může využívat 5nm až pro 14 vrstev. Procesní uzel 3nm by mohl zajistit až 15% nárůst výkonu při stejném počtu tranzistorů jako 5nm a až 30% snížení spotřeby energie (při stejných rychlostech a složitosti).
Nizozemská litografická společnost ASML tvrdí, že na 3nm lze litografii použít ve více než 20 vrstvách. Peter Wennink, generální ředitel společnosti ASML, říká: „Myslím si, že na logice N5 máme více než 10 vrstev a v N3 nám bude více než 20 a ve skutečnosti to procházení vidíme. Je to jen fakt, že to přináší mnohem větší užitek z přepínání k jednorázovému modelování a odstranění těchto vícevzorkových strategií DUV (Deep Ultraviolet), což platí i pro DRAM. Když jedna litografická expozice nevyvolává dojem ostrého rozlišení, používají se expozice s duálním vzorem. Výrobci paměťových čipů (RAM a NAND) spoléhají na tento proces.
TSMC plánuje použít tranzistory FinFET pro svůj 3nm režim před přepnutím na GAAFET (brána všude kolem) pro 2nm čipy. Na rozdíl od FinFET, který neobklopuje kanál ze všech stran, GAA obklopuje kanál pomocí brány. Díky posledně uvedené metodě je únik proudu téměř zanedbatelný.