Comment TSMC et ASML prévoient d'accéder au nœud de processus 2 nm
TSMC et ASML se tournent vers les puces 3 nm et 2 nm
TSMC travaille sur des nœuds de processus 3 nm et 2 nm
Mais des entreprises comme TSMC et Samsung n'auront même pas le temps de se féliciter de leurs composants 5 nm. En effet, les deux fonderies travaillent déjà sur le nœud de processus 3 nm. En 1965, le co-fondateur d'Intel, Gordon Moore, a observé que la densité des transistors sur une puce doublait chaque année. Il a ensuite révisé cela en doublant la densité des transistors tous les deux ans. Cela laisse donc peu de temps pour célébrer.
L'un des outils développés pour maintenir la loi de Moore en vie est la lithographie ultraviolette extrême (EUV). La lithographie est utilisée pour imprimer des circuits sur de fines tranches de silicium. Lorsque vous pensez à la taille d'un chipset et aux milliards de transistors qui doivent être placés à l'intérieur, vous pouvez comprendre que des marques extrêmement fines doivent être faites à l'intérieur d'une puce. EUV utilise des faisceaux ultraviolets pour rendre cela possible. Le nœud N5 avec lequel TSMC travaille peut utiliser 5 nm pour jusqu'à 14 couches. Le nœud de processus 3 nm pourrait fournir une augmentation de puissance allant jusqu'à 15% au même nombre de transistors que 5 nm, et une réduction jusqu'à 30% de la consommation d'énergie (aux mêmes vitesses d'horloge et complexité).
La société néerlandaise de lithographie ASML affirme qu'à 3 nm, la lithographie peut être utilisée sur plus de 20 couches. Peter Wennink, PDG d'ASML, déclare: "Je pense que sur le N5 en logique, nous sommes plus de 10 couches et dans N3, nous serons plus de 20 et nous voyons en fait que ramper. C'est juste le fait que cela donne tellement plus avantage de passer à la modélisation unique et de supprimer ces stratégies DUV (Deep ultraviolet) à motifs multiples, ce qui est également vrai pour la DRAM. Lorsqu'une seule exposition lithographique ne produit pas une impression de résolution nette, des expositions à double motif sont utilisées. Les fabricants de puces de mémoire (RAM et NAND) s'appuient sur ce processus.
TSMC prévoit d'utiliser des transistors FinFET pour son mode 3 nm avant de passer à GAAFET (gate all around) pour les puces 2 nm. Contrairement à FinFET, qui n'entoure pas un canal de tous les côtés, GAA entoure un canal à l'aide d'un Gate. Cette dernière méthode rend les fuites de courant presque négligeables.