كيف تخطط TSMC و ASML للوصول إلى عقدة عملية 2nm
تتحول TSMC و ASML إلى رقائق 3 نانومتر و 2 نانومتر
يعمل TSMC على عقد معالجة 3 نانومتر و 2 نانومتر
لكن شركات مثل TSMC و Samsung لن يكون لديها الوقت حتى للثناء على مكوناتها ذات الـ 5 نانومتر. هذا لأن كلا المسبكين يعملان بالفعل على عقدة عملية 3nm. في عام 1965 ، لاحظ جوردون مور ، أحد مؤسسي شركة إنتل ، أن كثافة الترانزستورات الموجودة على الشريحة تتضاعف كل عام. ثم قام بمراجعة هذا بمضاعفة كثافة الترانزستورات كل عامين. وهذا يترك القليل من الوقت للاحتفال.
إحدى الأدوات التي تم تطويرها للحفاظ على قانون مور هي الطباعة الحجرية فوق البنفسجية الشديدة (EUV). تُستخدم الطباعة الحجرية لطباعة الدوائر على رقائق رقيقة من السيليكون. عندما تفكر في حجم مجموعة الشرائح ومليارات الترانزستورات التي يجب وضعها بداخلها ، يمكنك أن تفهم أنه يجب عمل علامات دقيقة للغاية داخل شريحة. يستخدم EUV أشعة فوق بنفسجية لجعل ذلك ممكنًا. يمكن أن تستخدم عقدة N5 التي يعمل معها TSMC 5 نانومتر لما يصل إلى 14 طبقة. يمكن أن توفر عقدة العملية 3 نانومتر زيادة في الطاقة تصل إلى 15٪ بنفس عدد الترانزستورات مثل 5 نانومتر ، وتخفيض يصل إلى 30٪ في استهلاك الطاقة (بنفس سرعات وتعقيد الساعة).
تدعي شركة الطباعة الحجرية الهولندية ASML أنه في الطباعة الحجرية 3 نانومتر يمكن استخدام أكثر من 20 طبقة. يقول بيتر وينينك ، الرئيس التنفيذي لشركة ASML: "أعتقد في N5 في المنطق أننا أكثر من 10 طبقات وفي N3 سنكون فوق 20 ونرى بالفعل هذا الزحف. إنها مجرد حقيقة أن هذا يعطي فائدة أكبر بكثير للتبديل إلى النمذجة الفردية وإزالة استراتيجيات DUV (الأشعة فوق البنفسجية العميقة) متعددة الأنماط ، وهذا ينطبق أيضًا على DRAM. عندما لا ينتج عن التعرض الليثوغرافي الفردي انطباعًا عن دقة الوضوح ، يتم استخدام التعريضات ثنائية النمط. و NAND) على هذه العملية.
تخطط TSMC لاستخدام ترانزستورات FinFET لوضعها 3 نانومتر قبل التبديل إلى GAAFET (بوابة في كل مكان) لرقائق 2nm. على عكس FinFET ، الذي لا يحيط بقناة من جميع الجوانب ، يحيط GAA بقناة باستخدام بوابة. الطريقة الأخيرة تجعل التسرب الحالي ضئيلًا تقريبًا.